El Consorcio Universal Chiplet Interconnect Express (UCIe) ha anunciado el lanzamiento de la especificación UCIe 2.0, avanzando aún más en el ecosistema de chiplet abierto.

La última especificación introduce varias mejoras clave. En primer lugar, agrega soporte para una arquitectura de sistema estandarizada para capacidad de administración, capacidad de prueba y depuración (DFx) en múltiples conjuntos de chips durante todo el ciclo de vida del sistema en paquete (SiP). Esto incluye una arquitectura UCIe DFx (UDA) opcional que integra un tejido de gestión independiente del proveedor dentro de cada chiplet para funciones de prueba, telemetría y depuración.

Además, UCIe 2.0 brinda soporte para empaques 3D con enlace híbrido. El nuevo estándar UCIe-3D admite pasos de relieve que van desde 1 micrón hasta 25 micrones, lo que permite una mayor densidad de ancho de banda y una eficiencia energética mejorada en comparación con las arquitecturas 2D y 2,5D.

"El Consorcio UCIe respalda una amplia gama de conjuntos de chips para satisfacer las necesidades de la industria de semiconductores que cambia rápidamente", afirmó Cheolmin Park, presidente y vicepresidente corporativo de Samsung Electronics.

La especificación UCIe 2.0 se basa en iteraciones anteriores mediante el desarrollo de una pila de soluciones integral y el fomento de la interoperabilidad entre soluciones de conjuntos de chips.

La especificación también incluye diseños de paquetes optimizados para facilitar la interoperabilidad y las pruebas de cumplimiento, lo que permite a los proveedores validar las funciones compatibles de sus dispositivos basados ​​en UCIe frente a una implementación de referencia conocida.

En particular, la especificación UCIe 2.0 sigue siendo totalmente compatible con UCIe 1.1 y 1.0, lo que garantiza una transición fluida para los diseños existentes basados ​​en chiplets.